1.1 输入阻抗匹配及噪声分析

      基于CMOS工艺的LNA设计一般采用经典的共源-共栅级联结构，如图1所示。这种结构有利于减小Miller效应，并增加反向隔离度。该结构由两个MOS器件VT1和VT2组成，其中VT1作为主放大器件为电路提供足够大的增益，共栅接法的VT2用来减小VT1的栅-漏极寄生电容引起的Miller效应。

      不考虑沟道电导对于输入匹配的影响时，利用源极电感Ls和栅极电感Lg可以实现输入阻抗匹配。LNA的输入阻抗为

      式中：gm为VT1的跨导；ω为中心角频率；Cgs为VT1的栅-源极电容。设输入信号角频率为ω0，调谐输入回路使之在工作频率f0处发生串联谐振，则有谐振角频率计算式为

      谐振时Zi为 

      由于信号源内阻Rs为纯电阻，所以通过调整Ls之值就可使输入阻抗匹配至50 Ω。
该共源-共栅电路结构利用输入阻抗Zi实现与信号源的阻抗匹配，无须外接电阻，从而保证输入端匹配条件下不引入额外的噪声干扰。文献[4]中给出源极电感负反馈的噪声模型和计算噪声的公式

      式中：RL、Rg分别代表栅极电感Lg的寄生电阻和VT1的栅极电阻；ωT为截止频率；γ是与工艺有关的一个噪声参数。工艺参数γ、α和反馈电感Ls的品质因数QL的表达式分别为

      式中：c为栅-漏极噪声的相关系数；δ是另一个与工艺相关的噪声参数，且δ=2γ；gd0为VT1零偏置时的跨导。工程中用dB为单位来表示噪声的大小，即噪声系数为 

      分析式(4)可知，QL存在一个最佳值，使LNA的噪声为最小

      1.2 LNA的电路结构设计

      本次设计的LNA电路的拓扑结构见图2。NMOS器件VT1的源极接反馈电感Ls形成源极去耦电路，VT1的栅极接电感Lg，所有电感均采用片上螺旋电感。为了减小输入与输出之间的相互耦合作用，共栅接法的VT2提供了良好的隔离作用，并抑制VT1的Miller效应，但由于VT1的输出阻抗与VT2的输入阻抗均为容性，因此在两级之间增加一个电感La匹配以提高增益。电容C1用于将射频信号与直流信号隔开；选择适当的电容C1，使其容抗对于信号频率可忽略不计，C1的电容量设为Cgs的6倍；通过调整电感、电容参数值可以改变输入电路的谐振频率。

      该LNA的偏置电路由NMOS器件VT3、基准电流源Iref及电阻Rb组成。VT3与VT1构成一个电流镜，VT3的沟道宽度W3做得较小，两者之间的关系为：VT1沟道宽度W1=20 W3以减小噪声，并使偏置电路的附加功耗减为最小。Rb用来减少VT3的栅-源极电容效应，其阻值选取为3 kΩ。

      在设计过程中首先计算出VT1的最佳沟道宽度，以获得良好的噪声性能。由于VT2对噪声的影响可以忽略不计，所以只需优化VT1的沟道宽度就可以得到较好的噪声性能。由于

      将式(10)代人式(4)中可得到VT1的沟道最佳宽度W1的计算式

      式中：COX、L分别是VT1的单位面积栅氧化层电容、VT1的沟道有效长度。

      然后计算电路的电流值，以估算出电路的功耗Pd。由于低功耗设计要求电路的电流值小于2 mA，而电路中的工作电流IVDD与Pd的关系式为

      所以由电源电压VDD=1.8 V计算得：IDM1=IDM2=20IDM3=IVDD／1.05，其中IDM1、IDM2和IDM3分别是MOS器件VT1、VT2和VT3的漏极电流。

      最后用与输入相关的三阶交调(TI)来度量LNA的线性度。当MOS器件VT1和VT2被偏置于饱和区时，输入TI点(third-order intercept point)IIP3与(UCS-UTH)成正比，即MOS器件的线性度随着驱动电压的增加而提高，式中UGS、UTH分别为VT2的栅-源极直流电压和阈值电压。根据文献[6]中提出的一种快速估计IIP3的方法，可计算出所设计电路的IIP3值。

      该LNA输出端电容CL用于隔离直流；负载电感Ld与寄生电容Cd发生谐振，所以提高了输出阻抗和LNA的增益。经过推导，该LNA的电压增益Au的计算式为

      2 仿真及流片测试结果

      运用TSMC 0.18μm CMOS工艺，采用HSPICE仿真软件对图2所设计LNA进行了性能仿真，MOS器件宽长比参数及电感取值如表1所示。表1中(W／L)1、 (W／L)2、 (W／L)3分别为VT1、VT2、VT3的宽长比。图3是所设计LNA的性能仿真曲线，其中图3(a)为噪声指数仿真曲线，由于输入阻抗匹配(50 Ω)为硬指标，而此时噪声匹配不为最佳匹配，即得到的噪声指数要比最小值略大，但所设计的LNA在中心频率2.4 GHz处可达到较好的噪声匹配；图3(b)为功率增益的仿真曲线，虽然降低功耗在一定程度上影响提高增益，但工艺上的改进和级问电感的匹配使设计的LNA在中心频率f0处的功率增益为16.8 dB，仍能很好地克服后继电路的噪声影响，同时也达到了设计目的。图3(c)和(d)分别为反向隔离度与线性度的仿真曲线，反向隔离度与输入反射系数分别小于-62和-14.3，可见实现了功率正向传输和良好的输入匹配。

      所设计的版图如图4所示。由于此版图采用TSMC 0.18μm CMOS工艺中的RF模型，共有3层金属，所以电容为金属-金属极板结构，它由第3层和第2层金属构成，其面积由第3层金属之面积决定；而电感呈现8边形结构，采用顶层(第3层)金属形成，且做在隔离环中，此隔离环接地，用以减小寄生效应。因设计中所有的电感均为片上集成电感，面积较大，故将电感放置于4个角落，使其有一定的尺寸间距从而避免干扰。芯片的面积约为0.7 mm×0.8 mm。

      表2列出了所设计的LNA电路的仿真和测试数据，由此验证了所设计电路的性能，它满足了当电源电压为1.8 V时低功耗和高增益的要求，因此说明了利用0.18μm CMOS工艺可以实现频率为2.4 GHz射频小信号的放大功能。

      3 结论