Semiconductor Research公司(SRC)的计算机辅助设计和测试总监、主持人Bill Joyner，向设计自动化大会(DAC)小组辩论会的专家展示了8个假想的并具备不同条件的公司，询问他们愿意投资那家公司。结果：获胜者是那些提供光刻和工艺可变建模、变阻常规架构和变容限设计的公司；从事提取、布局、布线和成品率优化的公司获得较少的支持。

      TI公司的会员兼物理验证经理Clive Bittlestone指出，具有裕量的简单边界(corner)分析越来越费劲。“那让我彻夜难眠，”他说，“这是一个关键问题。”大多可制造性设计(DFM)的结果都是由可用的工具提供服务的，但仍然需要“真正”的可变性分析和优化工具。

      Bittlestone给出了在不同的工艺节点所关心的设计问题。他在65nm节点第一关心的是门形成，依此是设计规则检查(DRC)、模型、统计时序分析、布局和布线、关键区域分析(CAA)和压力测试，最后是参数提取。受限设计规则(RDR)可能会减少对DFM的需求，但仍将需要DFM工具。

      晶体管规模正在变得越来越大，IBM奥斯汀研究实验室的工具和工艺技术经理Sani Nasssif指出，因为采用光学接近校正(OPC)技术，确定最终IC规模的成形晶体管的数量增加了。设计工程师不再对每一个晶体管进行设计，也不需要关心它们之间的相互作用，他说：“构建在可构成性基础上的CAD时代一去不复返了，”Nassif说，“这是我们设计方式的主要变化。”

      英特尔公司项目工程师Vijay Pitchumani提出了三条处理可变性问题的建议，第一是通过鲁棒的设计规则和版图设计策略，把可变性问题降低到最小；第二是首先对确定性的变量建模。这会涉及大多数器件、互联、电压和温度变量，他说。第三条建议是发明具有成本效益、参数可变的设计。

      谈到可变性问题，Qualcomm Technologies公司的负责启动流片设计的总监Riko Radojcic说，这确实是一个“要计算”的问题，“工艺边界太宽，”他说，“我们把所有种类的变量都归到一组边界条件之中。”

      所以，首先要怎么做？他说，“剥离”系统的效应。如果可以对一种效应建模，Radojcic说，那就首先要建模，然后，围绕其进行设计，并从边界条件中把它提取出来。这就会涉及光刻、化学金属抛光(CMP)、定向、密度及片上变量(OCV)等等因素。其次，Radojcic表示，不要在不成熟的工艺基础上使用边界条件。“把代工厂召集起来探讨如何为边界条件创建预见性的模型，从现在算起要1年时间，”他说，“他们没有这么悲观。”一旦完成这项任务，设计工程师就可以着重处理真正是随机、具有统计特性的变量上。

      AMD公司部门经理兼设计工程师Norma Rodriguez表示，缩短上市时间的需求让设计人员没有办法拿出鲁棒的设计规则。传统的DFM设计是以版图设计后校正为基础的，而物理验证假设一种基于规则的工艺描述，所画的版图与流片之间完全匹配；这样的假设并不保证成品率和上市时间。“如果我们想提前做DFM设计，我们就需要把固有的工艺变化信息嵌入到大多数—如果不是全部的话—CAD工具之中，”Rodriguez表示，“新的工具架构要支持能够大幅度校正流片工艺变化的设计流程。”

      密歇根州大学电气工程和计算机科学副教授Dennis Sylvester是本次小组辩论会中唯一的学者，他指出抑制可变性是一个传统的工艺技术问题，但是，设计人员的压力加重了，“参变的成品率应该是CAN工具发展的驱动力，”他说，“孤立地思考时序和功耗问题是不够的。”

      “一种可能的办法是，在基本的统计时序分析工具之上进行优化。但是，迄今为止，很少有设计工程师购买此类工具，”他说，可能存在一种替代统计优化的方法，“那取决于确定性的公式表达和对变量空间进行的智能采样。这种方法适合于许多主流VLSI设计问题，并可能有更好的普及率”。

      另一个值得关注发现是：在变化的散开条件下，隔离和密集的布线表现出相反的行为。与单一放宽间距的RDR方法相比，把隔离和密集的单元混合在一起，可以用小得多的面积补偿各种参数的变化。

      IBM研究公司的研究员Chandu Visweswariah是统计时序的先驱者，他从听众席中站起来说，大多可变性问题存在于芯片与芯片之间，而不是在芯片内部。他问到：这是否会引发小组辩论会的成员重新思考他们的假想投资呢？“你的结论是芯片与芯片之间的可变性是随机的，需要用统计方法处理，”Radojcic回答说，“谁这么说了？可能我们要建模才行。”