今天高速数字系统面临的重要的挑战之一就是时钟树设计。更高的系统时钟频率在空前改善性能的同时，也带来了新的信号完整性的问题，以及对更低相位差和低噪声的要求。同时，对引进以不同时钟率运行的新系统功能的需求也增加了时钟电路的复杂性。结果导致了目前许多设计都是基于同步拓扑结构，在该结构中设计者必须控制频率和多达30个不同时钟输出的相位来实现最佳性能。

      过去几年里，半导体制造商已经开发出新一代系统内可编程时钟集成电路来解决这个问题。通过把一个基于EEPROM的可编程平台与一个多锁相环路架构组合到一起，这些器件使设计者可在非易失存储器里保存、恢复和对器件配置进行重新编程。可编程时钟一般采用I2C或JTAG接口进行编程。高分辨率的前置分频器、倍频器和输出分频器，以及宽VCO范围可支持对单一参考频率实现任何倍频率。这些新器件可取代多个晶体震荡器，用于任何需要时钟频率转换或多时钟域的系统中。由于这些时钟集成电路是在系统内编程，所以可显著地增强设计灵活性和便携性，并简化库存管理。

      可编程控制      

      这些新的可编程时钟具有很高应用价值的体现就是对时钟抖动或者时钟输出过程中对理想位置的偏移的控制。强烈的抖动会严重限制时钟电路的性能，并破坏系统性能。多种因素会导致抖动。最常见的因素包括无效退耦电容或电源引脚布局、电源噪声传递到PLL电源引脚、输入参考时钟承受过多噪声或PLL环路带宽里的调制，或者输出引线受到来自板上其他信号的串扰。通过采用这种电路产生的稳定波形，工程师可控制过多抖动并最大限度地提高系统性能。

      设计者可通过使用系统内可编程时钟上的可编程环路滤波器比过去更容易地实现这个目的。PLL的低通频响可决定抖动转移特性。设计者可通过缩窄环路带宽来最大限度地去除抖动，并通过加宽环路带宽最大限度地减少抖动的发生。没有经验或未接触锁相环路知识的设计者也可轻易受益于这些时钟产生IC灵活的架构和高级功能。软件易于使用，可免费下载，器件配置实现自动化。时钟树解决方案可快速完成设计，理想的寄存器设置可自动产生。

      今天数字设计的复杂性密度的增加为设计者构建时钟发生电路带来了极大的障碍。可配置时钟增强性能和灵活性，是缩短设计时间非常有价值的工具。

      通过增加时钟树设计的可重新编程能力，这些器件可使工程师构建更为有效和可靠的系统。