要满足采样两个信号差的需求，有两种经典的方式。你可以用一个仪表放大器将两个输入信号相减，仪表放大器的输出再连接到一个经典采样保持放大器的一只输入端。对一个单增益差分仪表放大器，优点是无需外接电阻，但这种方案也有不足，当输入极性相同，幅度相近时，它有相对较高的输出失真。此时，两个输入信号的差值接近于0V，因此放大器更容易受采样与保持放大器残余动态缺陷的影响。另一种方案是用两只采样保持放大器，对两个输入电压单独采样，并在仪表放大器处将两个放大器的输出相减。这种方案下，相似输入波形的输出信号相对误差要低于第一个方案。

      如果你喜欢一体化方案，可以使用图1中的电路结构。该电路同时跟踪两个输入电压VINA和VINB的内部逻辑控制信号高有效电平（它们为使能A1、B1和A2的电压跟随器）。因此VINA出现在电容C2上，是基准地。电容C1（其上方结点临时接地）、IC1Pin9跟踪VINB电压。当所有内部逻辑控制器都为无效的低电平时，经过一个安定周期，QSB逻辑控制信号为高。电压VC2(TS)=VINA(TS)变换电容C1下方结点的电势，因为B3跟随器已被使能。在采样命令时，QS为高，C1的上方结点在跟踪周期内接地。储能电容C3因而通过跟随器B2充电至电压VC2(TS)–VC1(TS)=VINA(TS)–VINB(TS)。跟随器A3用作阻抗转换器。

      A、B两通道的电压增益均略低于理想值。这种微小的增益下降对两个通道几乎相同：δGAINA=δGAINB~(COUTB1/C1)。两个通道增益下降的等值源于储能电容C1上方结点在QSB变为高时，会立即连接到被禁用跟随器B1的输出电容COUTB1上。跟随器B1在跟踪周期内总是放电至0V，而与A和B输入的电压无关。采用AnalogDevices公司的AD8592运放时，在禁止状态下的输出电容COUT约为26.2pF。

      但应注意，如果VINA和VINB极性相反且等幅度，几乎达到VS/2的值，则输出电压要么接近正电压轨，要么是负电压轨。这种情况下，相对输出误差大约是前面方程给出的两倍。当输出电压接近任何电压轨时，运放的电容也上升，达到55pF。这个增加的输出电容来自AD8592输出级的互补功率晶体管之一，因为它漏源电压在输出电压接近正电压轨时约为0V。漏源电容随漏源电压下降而增加是MOSFET管的固有特性。当输出电压接近于负电压轨时，AD8592输出级的下方功率晶体管也有相同的情况。

      AD8592的导通时间远长于关断时间。尽管器件的数据表并没有直接给出这些时间，但可以从IC的内部结构看出这一点，因为几乎IC的所有级都有on/off控制（参考文献1）。因此，由于输出级关断与前级的状态无关，因此关断很快。在图1电路的一个工作周期内，两个导通（TON）加上四个有意增加的延迟(TDE)，这一时间串就决定了最短的采样周期：TMIN~TONB3+4TDE+TONA1B1A2。此时，TONA1B1A2在跟随器A1、B1和A2的导通时间中是最大值，它依赖于VINA和VINB的实际值。于是，最大采样频率为1/2(TON+2TDE)。

      如果假设最大导通时间可以达到约3s的过压恢复时间，并且延迟时间约为0.35s，则得到的最大采样频率约为135kHz。对于接近于最大采样频率值的采样频率，外部逻辑控制信号Q的占空比系数应为大约0.5（图2）。