存储器的变革依赖新材料和新结构 |
| 时间：2006/2/22 8:57:00 作者： 来源：ic72 浏览人数：1247 |
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在过去5年中，逻辑器件所发生的变化吸引了业界众多的眼球，诸如铜、低K电介质和应变硅等新材料的引入都确保了逻辑器件能够紧随发展潮流。在前不久于华盛顿召开的国际电子器件大会(IEDM)上，与会代表纷纷表示，目前存储器也在经历着一系列同样引人注目的材料和设计变化，范围从DRAM和闪存用的新型电介质，到每单元8晶体管的SRAM。
去年，芯片产业整体实现了7%的增长，这主要归功于NAND闪存的强劲销售。NAND单元体积小、造价低，早先生产DRAM的公司可以很容易地将DRAM制造工艺向NAND转移。但是随着NAND单元越做越小，它们越来越有可能与临近的单元发生相互干扰。另外，可靠性也是NAND面临的一个主要挑战：浮动栅很快就只需要大概1,000个电子来存储每位数据；如果在30纳米节点，则仅需要100个电子。在IEDM上，参加非易失存储器发展讨论会的代表几乎一致认为：2010年底以前，闪存业将迈进32纳米节点，届时，需要对浮动栅闪存进行重新审视。
英特尔闪存技术开发总监Albert Fazio表示，闪存一定会经历真正的结构变革，或许这会发生在22纳米节点。“业内很少有人能够认识到，与逻辑电路相比，闪存需要更少数量级的电子来存储数据。”他说。
“浮动栅越变越薄，随之引发的临近单元干扰问题需要高K多晶硅层间电介质来解决。”东芝公司的NAND工程经理Toshitake Yaegashi表示，“在东芝内部，我们认为可靠性问题不像临近单元耦合那么严重。”
在IEDM的非易失存储器讨论环节，三星电子有限公司的存储器开发经理Kinam Kim描述了一种被称为Tanos的新型电介质和栅极结构，三星在一个4Gb的NAND单元中展示了该结构。该电介质将二氧化硅与氮和氧化铝整合在一起，并且同由氮化钽(TaN)组成的栅极一同工作。
Tanos测试芯片转向了一种“类Sonos(亚硝酸硅半导体)”方法，来捕获氮化物层(位于硅和氧化物之间)上的电荷。Kim表示，这种高K电介质的能带隙特性与电荷捕获层配合的很好，这会导致隧道氧化层的耦合比率上升。Tanos方法中采用较厚的电介质，从而提供了较快的擦除时间，同时减少了电荷丢失，Kim表示。
虽然这款4Gb测试芯片使用了60纳米设计规则，但是该方法会一直延伸至20纳米节点甚至更低，Kim介绍。
三星的闪存工艺技术经理Jungdal Choi透露，三星已经研发出一种U型存储电容，并在50纳米设计规则下进行了测试。在35纳米节点，三星表示它将采用一系列的创新手法继续推动NAND闪存的发展。这些创新包括：从Tanos方法向Sonos型位单元转变、每单元多位(multibit-per-cell)技术、单元堆栈、高K介质、甚至“双成像模式”，最后一种方法是指采用补偿暴光技术重复光刻步骤，以实现更紧凑的设计规则。
如果三星向Sonos型结构转移，那么东芝和其它公司也会放弃浮动栅方法吗？
Yaegashi表示，东芝认为利用Sonos型存储器很难实现多级单元架构。东芝有其它的打算，其中包括采用3维单元结构和新型介质材料。通过优化阈值电压分配并减少工艺导致的在浮动栅上的应力损失，东芝可能继续升级浮动栅方法，他说。
活跃在NOR闪存市场上的东芝、SanDisk(东芝的合作伙伴)、英特尔和Spansion等公司非常青睐多级单元(MLC)技术，并将此作为加倍芯片密度的一种低成本方法。三星仅在其最高密度的NAND器件中使用了MLC技术，这些器件主要瞄准音乐和视频存储应用。在这些应用中，偶尔的位丢失不会带来严重后果。
以色列的Saifun半导体公司描述了一种每单元4位数据的非易失存储器架构，该架构对可靠性给予了特别关注。迄今为止，Saifun已向7家公司授权了该技术，其中包括Macronix、富士通和Spansion(从AMD公司剥离出来的闪存公司)。
“很显然，由于临近浮动栅之间的耦合现象，完全恰当地调整闪存的浮动栅数目是不可能的。”Saifun的CEO Boaz Eitan表示，“我们相信，利用更为简单的ONO (氧-氮-氧)结构实现数据存储将为这个产业带来新的活力。”
Saifun目前采用的方法是每单元存储2位数据，并且可以在氮化物层的各端捕获电子。为了达到每单元4位的目标，Saifun使用了4级阈值电压，在位单元的每端都产生2位数据。编程算法可以根据不同应用的需要进行改变，从每单元2位转向4位。对浮动栅闪存而言，为了达到每单元4位的目标将需要16个阈值电压级。
Eitan表示，Saifun的技术支持3MBps的写速度。该公司目前已经准备好了为使用每单元4位方法的8或16Gb闪存芯片提供授权；与此同时，Saifun的研发团队还在进行每单元8位的研究。“我非常确信，每单元4位数据不会是每单元多位方法的终结。”Eitan说。
但评论家反驳道，Saifun的方法比传统NAND闪存更难以制造，而用于编程和擦除的热电子和热空穴注入技术与浮动栅闪存相比，可能需要消耗更大的功率。
Saifun展示的用于氮化物存储类闪存的每单元4位结构突显了这样的问题：诸如相变和磁阻产品这类新出现的存储器类型，是否能够与利用氮化物存储的非易失性存储器在成本上进行抗衡？
飞思卡尔半导体展示了一款在写入层使用氧化镁(而不是铝)的磁性随机存储器(MRAM)。飞思卡尔MRAM技术总监Saied Tehrani表示，飞思卡尔将利用氧化镁取代氧化铝，前者在写周期内可以提高位阻力。此外，还可以把隧道层做得稍薄一些。
索尼在IEDM上展示了一种旋转型MRAM，也可以大幅降低MRAM写电流。目前为止，写电流是MRAM方法的软肋。旋转RAM利用电子的旋转扭矩,以300微安的能量(约为传统MRAM单元开关功率的5%)实现2纳秒的开关速度。
NEC和东芝的联合MRAM开发项目经理Shuichi Tahara表示，转矩法为MRAM的发展带来了光明的前景。NEC和东芝计划推出MRAM产品，首次面世的产品密度为256Mb，使用90纳米工艺，他透露。Tahara认为，MRAM进入商业生产大概需要5年的时间。但是他承认，在一个MRAM位单元内运用MLC技术实现每单元2位存储将十分困难。
与此同时，意法半导体正在为其相变存储器项目招兵买马，意法半导体新兴存储器技术总监Roberto Bez介绍。意法半导体在IEDM上提交了2篇有关相变技术的论文。当被问及最初的商业生产时间时，Bez说：“我们期望能在21世纪的第一个十年内，拿出高密度的PC存储器。”
同时，SRAM作为嵌入式存储器的主导类型，同样面临升级挑战。
NEC电子的存储器开发经理Yasushi Yamagata表示，诸如对掺杂物波动的敏感性(将导致阈值电压不稳)等CMOS工艺升级所面临的挑战，会首先在SRAM中表现出来；之后，也就是晚一个产品代，这些问题就会触及逻辑电路。
IBM的研究员Azeez Bhavnagarwala在报告中指出，这些固有的工艺可变性对SRAM写功能的负面影响将达到与对读功能一样更高的水平，虽然这个问题可以通过对电路进行偏置得以解决。
SRAM的信噪比裕度面临越来越大的压力，这使得IBM和其它公司在高性能阵列中考虑采用8位/单元的SRAM，而不是6位。6晶体管单元将用在那些优先考虑密度和成本的产品中，而8晶体管单元则用于性能最高的应用。“8晶体管单元也许会使用45纳米节点技术。”IBM的SRAM技术经理Wilfried Haensch表示。
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