摘要：对现阶段的主流高速CMOS分频器进行分析和比较．在此基础上设计一种采用TSPC（truesingle phase clock)和E-TSPC(extended TSPC)技术的前置双模分频器电路。该分频器大大提高了工作频率，采用0.6um CMOS工艺参数进行仿真的结果表明，在5V电源电压下，最高频率达到3GHz，功耗仅为8mW。

      关键词：锁相环；双模前置分频器；源极耦合逻辑； 单相时钟；扩展单相时钟
中图分类号：TN772 文献标识码：A 文章编号：1006—6977(2006)01—0015—03

      1 引言

      分频器是锁相环电路中的基本单元．是锁相环中工作在最高频率的单元电路。传统分频器常用先进的高速工艺技术实现。如双极、GaAs、SiGe工艺等。随着CMOS器件的尺寸越来越小，可用深亚微米的CMOS工艺制造高速分频器。由于CMOS器件的价格低廉，因而高速CMOS分频器有着广阔的市场前景。笔者给出1种利用O.6μvmCMOS工艺制造的2.4GHz动态前置双模分频器，该分频器的最高输入频率可以达到3GHz。

      2 分频电路的结构

      锁相环及前置分频器的结构如图1所示。VCO的输出直接与分频器第1级÷2电路相连，这是整个分频器中频率最高的部分，也是最难设计的部分。接着信号进入÷4／5双模前置分频器，该部分电路的频率仍然较高，模数的选择由静态的吞除计数器控制。÷4／5电路的原理如图2所示，当MC=1时，分频器模为4，反之为5。

      3 单元电路的设计

      3.1 第1级÷2电路

      3.1.1 3种典型的分频电路

      在锁相环中．分频器第1级频率最高．近几年国外普遍采用的高速CMOS分频电路主要有3种。第1种是静态SCL电路(见图3)，是由ECL电路结构演变的，相比传统的静态分频器，由于电路的摆幅较小，因而电路的工作速度快；第2种是动态TSPC电路，采用单相时钟(TSPC)电路技术，使构成分频电路的元件数目减少，从而提高电路的工作速度，同时这种电路功耗极低，经典结构图如图4(a)所示的9管DFF。J.Navarro在TSPC技术的基础上于1997年提出了E-TSPC技术；第3种是注锁式(injected-locked)电路，由于要使用电感器，因而它的体积过大且工艺难度高，很少被广泛使用。

      典型的SCL2分频器包括尾电流源和源负载在内需要20个晶体管(见图3)，晶体无法做到小尺寸，所以输入电容很大甚至超过管本身的输入电容，导致要在VCO与SCL分频电路加缓冲；另外，前2级分频器工作在很高的频率，会耗散总功率的一半。因而对SCL分频器而言锁相环总功耗很高。单相时钟(TSPC)电路除具有很高的频率外，晶体管的数量少且尺寸小，所以功耗极低，因而经常在前置分频器中采用。TSPC分频器的不足是噪声性能不佳，因为是动态的单端结构，所以受噪声的影响比差分的SCL电路容易。具体采用哪种电路结构应视情况而定。在O.6um工艺参数的条件下，SCL÷2分频电路的最高工作频率仅为910MHz，功耗为12mW；笔者采用0.6um工艺设计的TSPC÷2分频电路在电源电压为5V时的频率最高可达3GHz，功耗仅有2mW。

      3.1.2 具体电路

      设计的第1级÷2分频器的结构如图4(b)所示。它是传统TSPC的改进型．此电路改变了信号回路．目的是为了降低内部节点电容，提高工作速度。经过对每个晶体管尺寸的调整，电路工作频率范围为2GHz-3GHz。与SCL相比，TSPC仅有9个晶体管，且栅长可取到最小值(0.6um)。通过对源电流的仿真可以看到电路结构紧密，晶体管少。电路功耗极低。