为了实现快速经济的产品研发，在非重复性（NRE）成本和工具成本上节约公司开支以及比采用现有技术更快的上市，混合信号ASIC供应商ChipX推出了Hybrid ASIC工具，它可以在标准单元器件中把结构化的ASIC当作IP使用。
这家公司指出采用标准单元来开发SoC可以得到最小的芯片尺寸和最佳的性能，但是会导致显著的直接成本上升和长的制造交货周期。
另外，生产系列的客户产品会需要倚重雄厚的资本，对于很多公司来讲这会有所限制。采用结构化的ASIC可以解决高的直接成本和长的交货周期的问题，不过集成度会受限于已有的平台和尺寸。
ChipX宣称其Hybrid ASIC可以在没有折衷的情况下同时提供标准单元和结构化ASIC的优点，逻辑更改的周转时间只有短短的6周，从流片到封装和原型测试的NRE在0.13微米最低只需要9.9万美金。
消费类多媒体产品的开发者为了给客户多样的选择倾向于开发整套的产品系列。比如，视频产品线的某款产品只具有H.264编解码器，那么另一款就可能加入DivX。消费类电子生产商可以最大限度的受益于快速廉价的ASIC方法学，这样他们就可以生产多样的产品，迅速的进入并占领新兴的市场。
ChipX认为Hybrid ASIC就可以快速迅捷的完成多代定制化产品或者不同的派生品。Hybrid ASIC的典型应用包括在一个芯片上采用不同的压缩或者编码方案实现视频压缩或者数据编码。Hybrid ASIC还可以帮助ASIC实现一些标准还未确定的接口或者算法，在这种情况下，可以将有变动可能的逻辑放置于可配置结构化ASIC区。新产品可以通过只更改这一区域而轻松快速的构建，无需对既定部分做任何多余的工作。
特别的是，Hybrid ASIC在一个结构化的ASIC核和可配置的内存内部将标准单元逻辑和I/O以及编译内存和混合信号IP同预先定义的可配置逻辑结合在了一起。设计者可以决定将何种功能内嵌至芯片的可配置部分，ChipX会把结构化的ASIC IP核按照未来可能的改变而客户化为任何形状（矩形、L形等等）或大小（50,000到2百万门）。可配置内存模块和可配置I/O也可以被插入，提供了不同的灵活性和升级能力。
不同的派生品只需要处理设计的可更改部分-将开发时间缩减为最初研发时间的很小一部分-门电路的处理量也由通常的几百万缩减为几万到几十万门，所以金属层的生产次序也由30到40层缩减为几层，NRE成本减少70%或者更多。Hybrid ASIC产品可由客户指定，包含最多达1千万门电路和10Mb的内存。
ChipX可以提供一系列的IP，包括PCI Express、USB 2.0 OTG、水平DAC和ADC，来自ARM和Beyond Semiconductor的可综合处理器，DDR/DDR2 PHYs和控制器，以及超过200种的可综合IP模块。Hybrid ASIC设计遵循业界标准的设计流程，只需要标准的EDA工具，可以提供0.13微米CMOS制程。
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