日前，Altera公司在其一年一度的Altera SOPC World上发布了第三代带有嵌入式串行收发器的FPGA——Stratix II GX，这也是Altera在90nm工艺上的第三代产品。它针对最佳信号完整性进行设计，整合了高速度和高密度的FPGA架构，低功耗收发器数量高达20个，工作速率在622 Mbps至6.375 Gbps之间，为高速串行收发器应用和协议提供了完整的可编程解决方案。
Altera根据客户需求和今后的协议发展趋势，确定了Stratix II GX收发器的数据范围。该公司亚太区产品市场经理林庆介绍说：“Stratix II GX的目标协议是市场上流行和具有增长潜力的协议。我们发现协议‘最佳应用点’为1 Gbps至6.375Gbps之间，市场需求集中在这个区间。Stratix II GX的工作速率在622 Mbps至6.375 Gbps之间，覆盖了最佳应用点，可以满足80%以上的市场需求。”吸取上一代Stratix GX的经验，Stratix II GX采用过采样技术，可工作在270 Mbps。Stratix II GX收发器的硬件IP支持多种PCS协议，包括PCI Express、CEI-6G-LR/SR、SDI、XAUI、SONET、Serial RapidIO、GbE和SerialLite II。
Altera强调了Stratix II GX FPGA优异的信号完整性和低功耗特性。Stratix II GX收发器采用片内动态可编程发送预加重、接收均衡和输出电压控制技术优化眼图。而且，通过改进的封装和芯片设计优化技术，可设计实现标准I/O同类最佳的信号完整性。Altera公司表示，发射器具有较低的抖动，以及最大500%的预加重；接收器具有优异的抖动容限，以及最大17dB的均衡。
功耗方面，Stratix II GX收发器每通道在6.375 Gbps时，功耗为225 mW，3.125 Gbps时，功耗仅为125 mW。林庆介表示，这得益于Stratix II GX灵活的收发器PLL和时钟模式。他解释说，Stratix II GX FPGA在四个区域布置其收发器，每个由两个不同的时钟源驱动，每个时钟源可采用一个高速和一个低速锁相环。这种时钟和PLL组合支持四种不同的数据速率，优化了功耗和抖动。而竞争器件在整个范围内，两个发射器共用一个PLL，功耗是静态的。
通过采用与Stratix II FPGA系列相同的FPGA架构，Stratix II GX系列延续了其高密度和高性能的优点。Stratix II GX器件的等价逻辑单元(LE)数量高达132,540，嵌入式存储器达到6.7 Mbits。
Altera同时还发布了支持Stratix II GX FPGA系列的Quartus II设计软件5.1。它将于2006年第一季度提供Stratix II GX器件系列第一个型号的工程样片。用户现在可以采用HSPICE模型和Altera Quartus II设计软件5.1开始其Stratix II GX设计。 |
