Cadence设计系统公司近日宣布，Cadencea器件和互联模型、设计流程和可制造性设计(DFM)技术支持台湾积体电路制造股份有限公司(TSMC)65纳米工艺技术。通过向设计人员提供一整套面向65纳米设计的整合方法，Cadence能够帮助缩短设计周期，最大化首次投片的成功率，以及在整个设计链上解决制造性问题。

      TSMC设计服务部高级市场总监Edward Wan表示，“普及65纳米技术的关键是降低设计门槛。我们和Cadence公司共同研究，通过让设计人员解决制造和光刻效应，以更快达到量产水平。”

      目前Cadence QRC Extraction的技术文档和Cadence Virtuosoa Spectrea器件模型均可从TSMC公司得到。这些技术文档和器件模型已经得到TSMC公司65纳米Nexsys工艺设计规则的验证。使用Virtuoso UltraSim Circuit Simulator和Virtuoso AMS Designer Simulator的设计人员可以通过Common Model Interface使用与Virtuoso Spectre Circuit Simulator相同的器件模型。Cadence QRC Extraction解析工艺变化效应以保证设计的可制造性。Cadence模拟技术已升级采用最新的BSIM器件模型，集成了关键的65纳米效应，如LOD/STI及Well Proximity，对采用TSMC 65纳米Nexsys(SM)工艺的设计优化了硅精度。

      65纳米设计面临复杂的问题，如漏电功耗的指数级增长，严格的生产制造参数限制和新的参数提取需求。Cadence和TSMC一直保持着双方在设计链上的合作，通过全面的设计工具包(PDK)和用于TSMC公司65纳米方法的参考流程来解决这些问题。这些设计工具包和流程，为那些使用Cadence Encountera数字IC设计，Virtuosoa定制设计和Allegroa系统互联设计平台的用户提供了一条从设计到物理实现的平滑路径。

      与TSMC的65纳米工艺紧密衔接的Cadence DFM技术包括了关键区域分析(CAA)，光刻工艺检查(LPC)，和全芯片厚度变化分析所需的化学机械抛光(CMP)效应的物理建模。针对TSMC特定工艺的制造参数已经整合在这些技术当中，从而帮助设计65纳米复杂SoC的工程师提高设计能力和生产力。

      Cadence DFM方法采用Cadence SoC EncounterTM GXL RTL-to-GDSII系统解决了纳米缺陷成品率问题，在Encounter平台提供了关键区域分析(CAA)和最优化。这种方法使我们能够在设计流程中的任一点——从建立虚拟原型和物理综合到制造敏感的参数提取直至完成芯片，在优化功耗、时序、信号完整性和面积的同时使成品率达到最优化。对于光刻工艺检查(LPC)，Cadence在设计环境中提供了分辨率增强技术(RET)能力，用来在设计中识别可能由常见光刻工艺变化造成的严重可印制性问题进而影响成品率的那些位置区域。此外，Cadence面向全芯片厚度变化的化学机械抛光(CMP)建模技术能够精确地预测由于平面操作(即CMP)导致的互联层厚度的系统性变化。预测结果可以用来识别厚度相关的成品率热点区域或用来缩小过度保守的厚度防护带。

      Cadence产品技术部执行副总裁James Miller, Jr.表示，“Cadence在促进65纳米工艺量产中继续扮演主导角色。在先进工艺节点上，设计人员面临越来越多的来自物理和光刻效应的冲击，这些影响极大地降低了电路性能和成品率。通过提供更精确的65纳米制造效应建模解决方案，我们可以帮助设计人员在设计过程中预估制造和光刻的影响，使可制造的、高成品率的产品更快进入市场。”