复杂的互连规则，包括在65和45纳米设计中的这类问题，给传统基于形状和网格的布线器的物理建模能力带来了极大的挑战。Cadence Precision Router采用了基于三维空间的建模方式来分析真实形状和物理空间干扰，以应对因日益增加的设计规模和不断缩小的工艺尺寸而导致的设计复杂性。相比基于形状的方法，Cadence Precision Router采用的模型在创建、检验和处理互连时具有更高的准度、精度和灵活性，并最大程度地简化了设计与制造的融合。

      Cadence Precision Router可与Virtuoso定制设计平台无缝结合，提供具有高增量交互式和自动布线能力的层次化、约束驱动设计的闭合环境。Cadence Precision Router的架构可以更好结合电气性能指标来优化分层和优选的制造规则，帮助设计者在最短的时间内取得更高品质的设计成果。经过硅验证的Cadence Precision Router的结果显示，在性能和容量方面获得了指数级的提升。另外针对在尖端的工艺节点中普遍存在的大规模设计，Cadence Precision Router还具有多线程布线能力以加快设计周期。

      “与我们之前采用的设计方法相比，Cadence Precision Router缩短了我们的闭合时间。”IBM公司微处理器和系统技术开发副总裁Mark Papermaster表示，“利用这套解决方案中的分层约束系统，我们已经能够处理复杂的制造和高性能的设计约束，并取得极高品质的成果。 作为Cadence下一代基于空间的互连系统的早期合作伙伴，我们已经看到为可制造性设计和高成品率设计的互连优化和创建提供单一平台的重大意义。有鉴于此，我们已经在65纳米和45纳米微处理器的设计中采用了Cadence Chip Optimizer和Cadence Precision Router。”

      随着工艺尺寸的不断缩小，设计者必须顺应不断演变的设计规则，满足电气性能指标，管理持续增长的设计规模，甚至还要进行布线后的极为耗时的手工调整。为了应对这些挑战，Cadence Precision Router提供了无网格的、基于三维空间的布线架构。这种解决方案克服了基于形状的布线器在性能和容量上的局限，以及基于网格的布线器在准确性和灵活性方面的局限，允许设计者为高级制造工艺和设计约束建模，用于设计过程的前端以获得最佳控制和优异结果。Cadence Precision Router还具备专业混合信号布线、增量式核内电气分析，以及可制造性设计和高成品率设计优化等特性，特别适用于高性能模块级和全芯片设计。

      IBM公司EDA总监Leon Stok也指出：“Cadence和IBM的深层次合作在缩短设计周期和优化成品率方面成果显著。Cadence Chip Optimizer和Cadence Precision Router为与我们内部工具包的紧密整合提供了一个卓越的、模块化的平台。Cadence和IBM的合作为建立下一代面向电气和制造需求的物理实现方案提供了一个优秀的范例。”

      Cadence Precision Router和Cadence Chip Optimizer均建立在Cadence的“Catena”技术孵化器项目中研发出的创新技术之上，并可以广泛应用于各种不同的设计类型和工艺节点。通过在设计流程中采用Cadence Precision Router， 全球领先的集成器件制造商(IDM)已经在消费、商用以及计算市场实现了45纳米节点的流片(tapeouts)。