SoC设计需要的是功能,但集成化挑战则使模拟IP脱离了主流。
要 点
SoC已集成了几乎所有数字功能,设计者们开始将目光投向复杂的模拟与射频功能。
模拟块不适用于构建SoC的标准IP（知识产权）集成策略;它们与设计中其它部分有太多的交互作用。
使用保守设计,以及让模拟专家参与集成过程,这两种方案都证明是解决问题的有效方案。
今后,数字控制的模拟块和自调整的模拟块都可能成为SoC设计者的黑盒子。
从消费电子市场最容易得到的经验是集成为王。移动型战胜便携型,掌上型战胜移动型,而衬衫口袋型又超过掌上型。即使像游戏机这类桌面设备,时髦的外形和低制造成本目标也要靠更高集成度才能实现。这一趋势并不限于低成本的消费电子产品。军用、汽车、医疗,甚至工业应用也不可避免地要拥有消费者期望的性能。集成化趋势大概用不着进行最大批量和最小批量的系统设计。
但是,传统的集成化SoC（单片系统）正遭遇到一个技术屏障。SoC 的发展过程是尽量多地吸收数字功能于系统中,直到芯片外面不存在有意义的成本或功能。但这种方案最终却侵蚀了自己成功的基础：当没有什么功能可以被吸收时,集成化也就到了尽头。今天的很多系统设计正在接近这种状态。SoC 已经吸收了所有重要的数字块,只留下一些商用部件,如海量存储器和无源元件,这是唯一的例外。多数系统仍然在精密模拟电路或射频部分保持相当大的成本与功能,这些部分还位于 SoC 之外。因此,这些部分也就成了 SoC 集成化的下一个前沿。
最近,英飞凌(Infineon)和德州仪器公司（TI）最新的“单芯片”手机 SoC 也印证了这个设计趋势。这些芯片中不仅有熟悉的基带和应用处理器,还包括了模拟音频电路和射频电路的小信号部分。它们不只是最先进的数字集成实例,也是模拟与射频集成的代表。
如果集成器件制造商拥有庞大的资源、设计团队（包括模拟、射频、器件建模以及工艺工程师）,并且有芯片设计团队与工艺工程团队之间的密切联系,这些芯片确实是最好的实现范例。但普通的 SoC 设计团队只拥有普通的技术和资源,他们是否有开发这些设计的能力？设计者能否将精密的模拟或射频块带入他们曾成功建立数字 SoC 的 IP（知识产权）组装设计流程？或者是否存在着某些障碍（如没有合适 IP、缺乏工具或基本原理）,使设计者无法将模拟部分处理为黑盒子式的 IP内核？
SoC 流程
数字 SoC 的存在是因为其流程能够控制设计的复杂性。因而,这种 IP 块组装流程也就依赖于以往的设计功能块,设计者几乎可以在设计周期的早期阶段把这些功能块看成黑盒子。这种方法可以使设计者在开始细节设计之前,对整个芯片做行为级建模,允许设计者对相对独立于其它功能块的单个功能块作综合、布局、布线,从而极大地简化了芯片级验证过程。任何有经验的 SoC 设计者都会认为,这种表述过于简化了实际的 SoC 设计。但毫无疑问,与将 SoC 中所有网络同等看待相比,这种 IP 组装流程确实极大地降低了设计过程的复杂性。
那么设计者是否可以将这种流程扩展到精密模拟电路或射频电路？富有经验设计者们的最初答案并不确定。某些简单情况下,设计者已经这么做了。例如,有些 ASIC 供应商提供具有低速 ADC 或适中性能的 PLL 插入块。在其它情况下,专业人员认为扩展到更复杂的电路是不可能的。Wolfson 实验室消费产品营销副总裁 Julian Hayes 解释说：“对于我们来说,模拟设计是一种不断的进步,而不是设计重用。IP 可以为新设计提供一个基础,但永远不能像剪切和粘贴这么简单。”
根本上说,数字 IP 的集成化流程要依赖于一些假设。首先,它假设存在可重用 IP,于是设计者可以将一个设计中功能正常的块用于另一个设计中的相同功能,而不必作修改。其次,假设能以可接受的精确性完成一个块的行为和时序建模,而无需了解该块内部功能的细节。第三,假设块的行为与块的布局、布线无关,也与未连接信号的性质无关。这样一来,在 SoC 流中增加精密模拟块或射频块就成问题了：它们违反了上述假设。
可重用 IP
如果没有可以重用的东西,IP 组装流程就一无所用了。很多模拟专业人员都认为：如果没有富有经验的模拟设计师参与,所有模拟设计都是不可重用的。部分原因是在模拟领域中没有东西能够类似于 RTL 或类似于综合。设计者已试图实现模拟综合工具,但这些工具大多数情况下是失败的,或者无法工作,即使有用也需要有经验的模拟工程师参与,或者只能用于狭窄范围的功能与环境。今天,基本上没有一家设计团队称他们在使用市场上的模拟综合工具。
虽然缺少可行性,但硬 IP 仍有应用可能性,设计者可以直接采用一个未经改动的布局与布线设计。据很多设计者说,在某些条件下这种方法是可行的,即对块的要求比较简单,用户有充足的设计指导,能确保电路保持在它原有的设计空间内,并且设计之间有充分的隔离。但这些前提条件太多了。
还有第三种可能性,Barcelona Design 公司就使用过这种方法,即用一个定义模拟块的拓扑结构,然后用自动化工具在结构内对器件定标,以满足某个环境的需要。不幸的是,这种方法也没有取得很大的成功。因此,从第一阶近似来看,唯一可重用的模拟 IP 就是简单模拟 IP。
行为建模
听听 EDA 市场里人们的议论,你可能会认为混合信号行为建模问题是设计者要解决的难题之一。不幸的是,有经验的设计团队并不这么认为。例如,在基于语言的模拟与混合信号电路建模领域中,Analog Devices 可能是最先进的设计团队之一。该公司有自己内部开发的硬件描述语言,可以对分立时序块和连续时序块进行建模,工程师们将其描述为 C 级抽象（图 1）。该公司高速转换器产品线总监 David Robertson 称,他们花了数周至数月时间,在工具上逐步提高一个现有工程的速度。但是,如何使用工具只是问题的一部分,Robertson 补充说：“知道用在哪里仍然是一门艺术”。在严格的情况下,建模还是要回到 Spice 级。
模拟 IP 供应商也对实现模拟块精确行为建模的时间持怀疑的观点。Knowlent 首席执行官 Sandipan Bhanot 称在模拟域中,Spice 仍然是终审法官。他说：“还没有什么东西能真正等效于数字域中的测试平台、建模和测量语言。”
模拟的微妙之处
如果说在模拟或射频电路的设计重用与高级建模方面取得了一些进展,那么剩下的最大问题就是独立性。模拟块远不是一个简单的功能块,设计者不能按自己的需要随便地放进一个设计里,模拟块对其周围环境十分敏感。认识这个问题的一种方法是看数字网表和模拟网表。在数字领域中,一个 IP 块有自己的输入、输出、电源和地接点。你会假设该块与芯片其它部分的所有交互都发生在输入、输出接点上。大多数数字流程（至少是 180 nm 以下的）都清楚有容性耦合到邻接走线的可能性。但是,设计者建模时一般不将这些耦合作为模块的额外接点,通常会忽略它们,而在走线后作详细抽取,然后将其建模成附加的延迟线,而不是信号源或无源网络。
在模拟领域中,如果简单的模型能够工作,那是再好不过。当然在下列条件下它确实可以工作：首先考虑中的模拟电路要很可靠;该电路能在自己的性能包络中很好地运行;设计者能获得有关外部噪声源、阻抗和隔离方面的足以符合要求的指导。没有了这些假设,模拟块的实际模型将变得非常复杂（图 2）。即使在行为级考虑,时钟、电源和接地脚都会成为信号路径,而不是死板的抽象概念。因此,时钟线的洁净程度以及电源耦合就变成重要问题,设计者必须对它们建模才能确定电路的表现。
这个问题正越来越糟糕,并且不向好的方向发展。大型 SoC 越来越多地采用更有作为的电源管理技术,它包括时钟与电源门控,以及动态电压及频率定标。这些技术的使用意味着一片 SoC 上的时钟与电源网络可以随时改变它们的有效拓扑、频率和电压,于是使分析更加复杂化。理想情况下,模拟块与数字块的供电脚之间不存在通路。但是,随着模拟块中越来越多地采用数字反馈与控制,以及整个网络上不可避免地出现大瞬变电流的寄生耦合,设计者无法假设模拟时钟、电源和地信号是纯净的。现在很多团队要对这些网表作详细提取,然后用 Spice 建模后才能去出带。
也许 SoC 中存在的最大问题还是高速数字块,它的噪声可以通过衬底耦合进模拟电路的任何结点。这个问题特别令人烦恼,原因有多种。首先,即使做了详尽的平面规划,设计者也可能不清楚噪声源的位置。设计者可能在完成了全部布局后才得到这个坏消息。其次,数字设计者通常并未觉察到它们电路的噪声会注入衬底,因此他们也无法帮助确定信号源,更别说噪声的定位和量化了。数字设计者通常不认为数字信号是有频谱的。第三,设计团队与晶圆厂显然都没有足够的衬底电气模型,除非他们以前曾在射频设计中使用过。第四,在先进的工艺中,数字瞬变的高频成份（甚至来自数字时钟的谐波）会深入射频区域,简单的衬底模型可能会产生误导。所以,即使设计者能够确定并准确建立噪声源模型,他也只能猜测这些噪声源对某个特定结点的影响。
在互连堆叠的各金属块之间存在着广为人知的耦合问题。180 nm 工艺中存在着一些设计灾难,迫使数字设计者承认容性耦合在信号完整性中的重要作用。但设计者通常采用静态指导方法建立处理数字域问题的工具,筛选出可能有容性耦合的布局。这些工具只是标示出这些问题,或者降低网表延迟参数的等级,因为一切都同步于相同的时钟,如果其它信号耦合到一个受害网络,则必须等待入侵者稳定下来 ,噪声就会消失。
当然,这个模型对模拟块没什么作用。有些低性能的模拟块可以在周围数字电路的时钟过渡期间作保持,或者当大规模数字时钟树运行时,模拟块简单地自我关断。但在大多榭鱿拢庵址椒ㄊ遣豢尚械模杓普弑匦敕乐谷肭终吒扇帕诵械哪Ｄ獾缏贰Ｊ钟蛑忻挥泄ぞ吣芄灰哉庵窒附谒郊觳橐桓瞿Ｄ饪榈幕肪场Ｒ虼司驮俅位氐搅四Ｄ饪榈募煞椒ǎ禾崛〕黾纳缛莸木纺Ｐ停尤氲?Spice 模型,作详尽的仿真。
电感恶梦
上述这个方案虽不理想,但还是可以控制的。而正在隐隐出现的另一个问题—电感耦合,则更难以控制。多年前,数字工具研究人员就认识到,电感耦合问题最终将挑战 Moore 定律,因为电感耦合会随着频率的增加而获得更高的效能,并且它与入侵者和受害者的 3D 几何结构息息相关。更糟的是,受害者甚至不需要在附近。所有这些都表现为一种无法计算的问题。其后的证据表明,即使对数 GHz 的设计,数字 SoC 的问题也远远少于设计者最初的担忧。但是,高速数字电路与存在片上电感器的模拟射频块之间的交互就没有这么幸运了。设计者必须考虑这些频率下各块之间的电感耦合问题。
即使能将信号管脚连接到周围块上,模拟块的技术也不同于数字块。在数字领域中,唯一的问题是将走线连接到正确的元件。如果存在负载问题,则可以用时序分析工具和缓冲来处理。而在模拟领域中,每个输入和输出都需要更加详尽的规格（图 3）。电压电平不能近似和推断,工程师必须对它们作出规定。信号频谱很重要。从输入或输出耦合到块内的噪声很重要。阻抗也是关键。你可以在某个设计中插入一个模拟块,按一种逻辑上正确的方法连接它的管脚,然后无意中该块有无法运行的阻抗。于是,其它块上管脚的噪声和阻抗特性,以及各块之间互连线的阻抗就统统成为了问题。
当设计进入 130 nm 以下几何尺寸时,情况会更加有趣,此时为制造而设计的工具可能会在布线完成后改变一个金属层的物理布局。工具会遵守线距或线密度规则移动金属线,但仍将明显地改变一个金属路径的电气特性。工具插入“虚拟”金属（与电路其它部分没有物理连接的一块金属岛,但在一层的整个表面保持金属密度不变）时也会改变金属路径的电气特性。靠近模拟路径或在其上方的虚拟金属可以产生针对其它电路结点的一组新寄生电容器。
解决问题
所有这些问题都难以应对。而工程师们认为问题的解决虽不容易,但也不是没有可能。有些工作室就在处理这些问题,我们可以看看未来 SoC 集成模拟块是什么情况。一种策略是将模拟 IP 封装在一个纯数字封套内。这种技术可以在系统级将模拟块建模成数字块,然后在物理设计时将其看作普通的硬 IP。该方法需要将设计的整个模拟部分装入一个块内,或至少在各模拟块之间只存在数字连接。另外,它还要求你对隔离要求有足够的关注,并且可以采用一组指导进行块的集成,消除注入噪声影响电路性能的可能因素。而这又意味着要使用传统的设计技术。英飞凌技术公司 ASIC 业务高级经理 Wolfgang Meier 称：“模拟构建块的概念是可行的,但它必然会有更大功耗、面积以及较差的性能。”
这些条件在 ASIC 领域中可能并不完全现实,但在另一技术中则可以存在：微控制器。此时,模拟性能也许不是一种差异因素,而长期使用单一模拟库的经验则能够完善集成工艺,使之更流畅。Silicon 实验室就是这种情况。Silicon 实验室技术副总裁 Douglas Holberg 称：“传统上模拟电路是 100% 手工布线。但我们的原则是要利用重用性。今天,我们可以用一种插入模型,有效地重用 8位甚至 16位的数据转换块。集成者必须透过接口级理解块,他必须理解我们块组装方法中的高级过程,例如如何使一信号通过某个电源边界或跨越时钟区。我们使用像深 N 阱这类技术,尽量使块看起来像是数字化的。”
但是,这一结果就是交钥匙式重用吗？Holberg 说：“开始只因为我们有模拟专家介入才有效,专家的作用是防止集成者将块打破。”而现在这一技术已能够实现交钥匙式重用。
一种ASIC方案
当你不能解调模拟块以提高集成度时会发生什么事？此时,模型通常会成为一种大量辅助的 ASIC 设计。在传统的数字 ASIC关系中,客户会给出一个经验证的网表,而 ASIC 工作室完成物理设计与提取。同样,在混合信号 ASIC 中,客户也可以从 ASIC 供应商的库中获得相对简单的模拟块功能模型。客户可以用混合信号仿真工具确认这些块的行为,然后供应商的设计团队（具备丰富的模拟设计技能）会负责将模拟功能集成到设计中。
这正是 AMI 半导体公司使用的方法。该公司拥有一个丰富的模拟功能块库,并为客户提供模型。当客户认可
网表（包括模拟功能）后,AMI 的团队会接手完成集成化工作。这些过程可能并不包括精确的插入组装。AMI 混合信号产品总监 Ryan Cameron 解释说：“我们有能力提供一个丰富的模拟块库。所以,我们几乎不必从一张白纸开始。但结果也不仅仅是一次插入。除了简单的块以外,在集成过程中,模拟电路都可能要作某种程度的修改。”这种情况意味着高级模拟设计师必须参与到过程中。
AMI 尝试使用一种多路设计流程,其中行为建模工程师与客户一起工作,根据芯片级仿真制定结构与块规范。他们还必须定义模拟管脚的波形、包络以及转折情况下的行为。同时,电路设计者从库中取出块,修改并使之符合芯片级规范。理想情况下,两者会折中契合;然后设计者会调整各个块,使之符合芯片设计需求,并将芯片结构调整到需要最低限度的新模拟设计。据 Cameron 讲,块的改造过程有两个地方最容易出现问题：初始化序列（尤其是对高压块）,以及板级环境的细节。
其它设计者也同样重视集成化过程中芯片级与电路级设计者之间的沟通。Actel 公司获得了很多模拟 IP,并集成到自己的混合信号 FPGA 系列产品中。这种获取要对 Actel 部件做很多工作,将模拟块组装进一个具有基于闪存逻辑阵列和 I/O 电路的芯片中,使各个块保持可配置性,而且不打破它们。
未来可能性
那么,是否混合信号 SoC 的块组装方法就得依赖公司后屋的那位模拟专家？现在的回答可能是肯定的。但我们也看到了一些变化,它们导致了某种不同。一个变化是混合信号设计环境的功能正在日益强大。当我们能够通过少数测试芯片,越来越精确地确定模拟块的特性时（包括灵敏度分析,而不只是功能和参数）,就更可能针对集成中发生的问题对模拟块强化。另外还可能确定块及其周围环境的重要交互特性化并作仿真,这样就把这种分析从 Spice 域中移出来,而把工作交给速度更快、较少用户干预的混合信号仿真工具。但是,用于 sign-off 质量噪声建模与分析的工具还有问题。一家 EDA 供应商的营销总监承认：“我们在这个领域还有很多工作要做。现在的工作只是在大学层次上开展。”
另外一个重要变化也正在发生：模拟电路受数字控制的程度越来越高。例如,Actel 的工程师用闪存的一个表,对该公司器件的片上 RC 振荡器作电压和温度的补偿。AMI 经常在设计过程的早期就把相当数量的数字可编程能力装入模拟块中,而当器件从早期硅片进入完全量产时再将大部分收回（图 4）。这样,AMI 就可以使用非易失存储器对早期器件作调整,以满足规范要求,随着公司对设计有更深入的理解,它再撤走这些调整电路,以改善芯片面积的利用。
这种调整能力可能像控制电阻器或电容器网络中的 MOSFET 开关那么简单。它可能是大规模的,像射频功率放大器中的接通、断开级,如 ZMD 对它的单片 ZigBee 传感器接口器件的线性功率放大器所做的那样。或者可能意味着从数字微调信号驱动一个 DAC 以偏置一个结点。
现在,这类技术主要用于早期硅片版本和测试芯片中,如 AMI采用的,或用于解决固有的模拟问题,如单芯片手机中的 90 nm 射频放大器。但是工程师也可以用这些调整技术辅助完成集成工作。设计者可以确定模拟块中的点,以证明它对外部环境的变化最敏感,使它们成为能够进行数字调整,设计者可以在集成过程后（甚至制造后）,在性能、功耗以及噪声抑制能力方面作出折衷。这种方案可以让一个相对较年轻的设计团队,轻松实现一个可配置模拟块,完成出带,然后在工程样片上用配置位作试验,让该块正常工作。这种简单的方案可以扩展设计者用于组装的块范围。这种策略可能在任何情况下都有用,因为小于 130 nm 几何尺寸的工艺会有差异。
于是,模拟块可以是 SoC 设计中的黑盒子,只是它们要简单,或者你的 ASIC 供应商有足够的模拟支持人员。但未来的情况则可能会发生惊人变化。 |
